[2007-09-07]メールマガジン第3号

━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
STTメールマガジン  2007年10月12日号
発信元 シリコン・テスト・テクノロジーズ株式会社
http://www.silicontest.jp/ 
━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
テスト技術略語・ミニ解説集 http://www.silicontest.jp/abbreviations
━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

--------------------------------------------------------------------
SEAJ Journalの研究室紹介に掲載されました
http://www.seaj.or.jp/semi/daigaku/index.html
--------------------------------------------------------------------

--- 目次 -----------------------------------------------------------
●【最新技術動向】セミコン台湾,ATS,他
●【チュートリアル連載記事】DFT技術講座(第4回) 岩崎一彦
●【チュートリアル連載記事】故障解析技術講座(第4回) 佐藤康夫
●【経済指標】SEAJ BBレシオ
●【編集後記】


---【ビジネスニュース】 --------------------------------------------
半導体産業新聞2007年9月26日号
大手半導体メーカが付加価値を後工程に取り込む動きが活発化している,と
報じられた.ここで後工程とはパッケージングとテストを意味している.
SiP等のパッケージ戦略については詳細な分析が掲載されている.一方,テ
スト関しては分析が掲載されていない.詳しくは同新聞を参照されたい.ホ
ームページは以下の通りである.
http://www.semicon-news.co.jp/


---【最新技術動向】セミコン台湾 ------------------------------------
9月12日~14日,台北で開催されたセミコン台湾に参加してきた.例年の様
に台北名物の101ビルの横にある,台北国際展示場で開催され,12回目とな
る今回,750社が1450カ所のブースを構え,過去最高の規模であったらしい.
実際,昨年にも増して,非常に活況であり,これは半導体産業が好況である
ため,各半導体製造企業が技術者・資材担当の出張を許可するケースが増え
ているためとの現地担当者弁.セミコン台湾と言えば,2000年に前日大型台
風が台湾を直撃し,各地で冠水,出展者の滞在するホテルが停電,孤立する
などし,また台湾での交通が途絶えたことにより来場者が殆ど訪れないとい
う大トラブルを思い出す.その後も毎年雨に見舞われ,入場者の少ない日が
最低一日はあるという状況であったが,今年はそのジンクスが破れ,3日と
も爽やかな好天・曇天であり,主催者側としてはようやく面目躍如というと
ころであっただろう.

昨今,セミコンショーの世界的な変化が顕著になっており,セミコンヨーロ
ッパ,セミコンコリアなどはもはや開店休業状態.最も権威のある筈のセミ
コンウエストでもかなり来場者は減少し,空きブースも目立つ状況となって
いる.また,セミコンシンガポールはほぼ後工程に特化しており,と言えよ
う.

その中で昨今元気のいいのがこのセミコン台湾とセミコンチャイナ.セミコ
ンチャイナが年々規模を拡大しているのは同地区の同産業の発展からしてむ
べなるかなというところだが,その意味でもセミコン台湾が健闘しているの
は我々業界人に取っても喜ばしいところである.一方でテスティングという
意味で言うと,ここ数年テスタメーカーの参入が少なくなっており,今回も
大手テスタメーカーは出展していなかった.プローバ・ハンドラ・ソケット・
プローブカード・テスタインターフェイスなど周辺機器メーカーでむしろ弱
小のメーカーが多数展示を維持しており,業界の裾野を拡大しようと努力し
ている現状で,このまま大手メーカーの参加が無いままで良いのかというこ
とを主催者側も考えるべきであろう.

また一方で,一時期盛んであったアジアの装置・治具のコピーメーカーもか
なり姿を消しており,下手に出展して,宣伝を行い,米系・日系のオリジナ
ルメーカーから訴訟騒ぎを起こされるより,水面下に隠れて営業活動を行お
うという姿勢が見られ,出展しない→見えないことにより,逆に彼らのした
たかさを感じた次第である.台湾の来場者の多くが新規技術の取り込みと言
うより,現在付き合っているベンダのブース訪問,販促グッズの入手と雑談
(特に業界株の動向)がメインであり,ブースからブースへいっぱいお土産
を抱えて飛び回る様は東南アジアの展示会の常であり,これもまた活気を生
むひとつの要素なのであろう.
(兼松株式会社 原田雅弘)


---【最新技術動向】FIT ---------------------------------------------
平成19年9月5日から同7日に,中京大学豊田キャンパスにおいて第6回情報科
学技術フォーラム(FIT)が開催された.特別セッション23件,一般セッシ
ョン194件の大規模な学会である.このうち,ディペンダブルシステムに関
するセッションが7日(金)に開催され7件の講演がおこなわれた.ディペン
ダブル・クロック設計,遅延故障,BIST,TMR等に関して熱心な討論がおこ
なわれた.会場となった中京大学のキャンパスは丁寧に整備されており,た
いへん気持ちの良い米国の公園のようなキャンパスである.
http://www.ipsj.or.jp/10jigyo/fit/fit2007/index.html
(某)


---【最新技術動向】イノベーション・ジャパン ------------------------
9月12日(水)-同14日(金)の3日間,東京国際フォーラム(有楽町)で,
イノベーション・ジャパン-大学「知」の見本市が開催された.約200件の
プレゼンテーションがおこなわれ,約400件のポスターが掲示された.大学
発ベンチャー・ゾーンにも22件の展示があった.参加者も多く全体として活
気のあるイベントであった.しかしながら,費用対効果,社会情勢の変化等
を考えると,この種のイベントもいずれ見直されると思われる.
http://www.expo.nikkeibp.co.jp/innovation/
(某)


---【最新技術動向】ATS報告 -----------------------------------------
10月8日から同11日まで,ATS2007が北京市内Friendship
Hotelで開催された.同12日および13日にはWRTLT2007が同じ場所で開催され
る予定である.会場は約500m四方を塀で囲まれ建物が10棟以上あるような歴
史のある施設である.中国随一の庭園ホテルという人もいれば,四星級なの
でそれほどでもないという意見もある.
http://ats07.ict.ac.cn/
(後日弊社HPに写真掲載予定)

参加者は約150名とアナウンスされており,昨年福岡で開催されたときとほ
ぼ同じ規模である.日本からは大学を中心に30名程度が参加した.

会議では51件の正論文と,28件のショート論文,合計79件がアクセプトされ
た.167件の投稿に対する採択率は47%である.79件の論文の内訳を以下に示
す.
http://www.silicontest.jp/mailmagazine/071012/table.htm

最大の特徴は中国からの講演が11件であり,日本の9件を上回っている.台
湾からは13件が採択されている.査読は国際的にみて通常程度の公正さでお
こなわれたようである.相対的な日本のテスト技術力低下になることを非常
に懸念している.日本勢は,危機感を持ってもっと努力しなければならない.
自分自身の反省でもある.

このほか,インダストリ講演5件(米国3件,日本1件,マレーシア1件),お
よびアナログ・テストに関して7件(米国4件,日本2件,中国1件)の講演が
おこなわれ,実用面では日本企業も一目置かれているようである.また,パ
ネル討論が3件企画された.

セッションの構成を見ると,2セッション以上を構成するトピックスは以下
の通りである.従来にもまして,低電力テストや故障解析に関心が集まって
いるようである.
3セッション:Power-Aware Test
2セッション:Fault Diagnosis, DFT, Test Generation, Delay Test,
Memory Test

初日の午前中は2件の基調講演と3件の招待講演があった.このうち最初の基
調講演の概要を紹介する.この講演はテキサス大学Jacob Abraham教授によ
るもので,タイトルは"New Paths for Test"であった.

まず,1個のトランジスタ当りのテスト・コストが下がっていないにもかか
わらず,テスト・コストを何とかしてきた最大の理由として次の点を指摘し
た.つまり,機能テストを排除し,設計とテストを別の作業とすることでで
きた点である.
(a) 構造(structural)テストを導入しこれに縮退故障モデルで対応した
(b) 回路を分割して問題のサイズを扱える範囲に押さえ込んだ

上記の手法を用いるテストが現在までの主たる道であるが,このままでよい
かと言う問題提起がなされた.New Pathにもチャレンジすべきという訳であ
る.

微細化が進みDSMの時代になって,限界に近づきつつあるとの見解が示され
た.特に,抵抗性(resistive)開放/短絡,リーク電流,クロストーク,
クロックスキュー,パラメトリック故障に対して構造テストがうまく対応で
きない.

対処する手法として講演者は以下の技術が解であると示した.
(1) ソフトウェア・ベースBIST
(2) アナログ/ミックスト信号/RF用BIST

上記(1)は実速度で命令を実行する方式であり,RTレベルを指向した技術で
ある.オーバヘッドが小さいという利点がある一方で,故障カバレージが十
分でないと言われてきた.講演者は小さな遅延を検出できるような命令の自
動生成手法も開発されたと述べた.演算回路については100%の故障カバレー
ジを達成しているが,制御回路に対しては約90%の故障カバレージである.
この方式は講演者グループの提案であり,宣伝も兼ねている.

むしろ,上記(2)により多くの時間を割いた.まず,半導体産業における民
生品需要が伸びている点を指摘し,アナログ,RF,ミックスト信号回路の増
大とそのテストの必要性を説明した.何らかのBIST手法を組み込むことが重
要であり,AD/DA変換器とDSPを用いた方式が示された.つまり,アナログ・
テストをディジタル・テストに置き換えるものである.また,振幅検出回路
を用いたRF組込みテストのチップ写真も示した.アナログ機能やRF回路を
ATEを用いないで,つまりチップ上または基板上でテストする手法が当面の
技術課題となりそうである.

また,10億トランジスタのうち1個でも不良があればテストして廃棄するの
かという点を疑問視して,何らかのdefect/fault-toleranceの可能性につい
ても言及した.

最後に,テスト・コストは低く抑える必要性を述べた後,上記のようにテス
ト技術者にとって解決すべき課題,つまりチャレンジすべき技術が多くある
ことを述べた.さらに,その解法を見つけること,つまりNew Pathを探すこ
とは皆さんにとって様々な意味でチャンスであると米国流に指摘し,聴衆を
激励し講演を締めくくった.
(岩崎 一彦)

Panel at ATS’07 in Beijing China

A panel on “Next Generation Test, Diagnostics and Yield Challenges
for EDA, ATE, IP and Fab - A Perspective from all Sides” took
place at the Asian Test Symposium in Beijing, China. It was
organized by Anis Uzzaman from Cadence Design Systems, Inc, and
moderated by Brion Keller from the same company. This panel
included a global team who discussed various next generation test,
diagnostics and yield challenges in the industry from different
points of view.

Panelists participated in this event from different segments of the
test industry. Yasuharu Kohiyama from Advantest, Japan represented
the ATE industry, and C.P Ravikumar from Texas Instruments and
Yasuo Sato from Hitachi provided perspective from the designers’
and DFT engineers’ point of view. Wu Tung Cheng from Mentor
Graphics represented the EDA vendors and Rob Aitken from ARM
represented the IP providers.

These experts from different disciplines talked about the potential
challenges for next generation test and diagnostics. Yasuo Sato
from Hitachi identified “Quality” as the ultimate challenge for
next generation ASICs. To keep up to the new process technology,
advanced fault modeling and additional ATPG test patterns are
necessary which easily increases the pattern volume thus making
advanced test data volume compression a necessity. This also adds
to the overall test cost. C.P Ravikumar mentioned that a holistic
solution is needed for scan compression as fault types are
increasing. The same thought was supported by Wu Tung Cheng from
Mentor Graphics. According to him, ITRS (International Technology
Roadmap for Semiconductors) reports that we need 1000X compression
by the year 2013 and we need to be prepared to handle this upcoming
situation.

Rob Aitken, representing the IP world, mentioned that verification
is going to be the next generation issue. As IP providers they need
to do verification in all steps such as create & verify, implement
& verify, integrate & verify. IP providers not only need to provide
IPs that are verified, but also need to work with customers’ DFT
methodologies that varies from customer to customer.

Yasuharu Kohiyama from the Advantest, Japan team who was
representing the ATE point of view identified the following issues
as the next generation potential issues and possible solutions to
those issues:

Potential Issue 1: Lowest Cost of Ownership for Test
Possible Solution: Open Architecture Based Platform

Potential Issue 2: Shortest Time to Market from the Design to
Volume Manufacturing
Possible Solution:
 ・Standardized Test Language
 ・Virtual Test Environment

Potential Issue 3: Improved Yield in Manufacturing Process
Possible Solution:
 ・Wafer Level Failure Analysis

On a different front Yasuo Sato from Hitachi mentioned that the DFT
Engineers are isolated in the semiconductor industry since the
design, layout and ATE engineers feel that DFT/Test is something
very mysterious.

On the whole the panel was very informative and very well attended.
The audience participated in the discussion to the full extent and
made this panel very lively throughout the 75 minute duration.
(Anis Uzzaman, Cadence)


---【チュートリアル連載記事】 --------------------------------------
■  DFTの基礎知識(第4回)  ■
今回はスキャンを用いた縮退故障の検出と遅延故障の検出について説明する.
スキャンセルを縦列接続したものがスキャン・チェインである.以下の図1
では,スキャン・フリップフロップSFF1,SFF2,SFF3が一つのスキャン・チ
ェインに接続され,SFF4が別のスキャン・チェインに接続されている.SFF4
は同じスキャン・チェインに接続される場合もある.スキャン・イネーブル
(SE)信号がハイレベルのとき,スキャン・シフトが実行され,信号SEがロ
ーレベルのとき通常動作を実行する.
http://www.silicontest.jp/mailmagazine/071012/figs1.htm

図1の2入力NANDゲートG1の出力に0縮退故障が生じた場合を考える.この縮
退故障を検出するためにはG1の出力をハイ・レベルに設定するパターンがテ
スト・パターンとなる.SFF1およびSFF2にそれぞれ1を設定しなければなら
ない.また故障出力(この場合は1)をSFF4に伝播させるために,SFF3は0に
設定する必要がある.この設定はスキャン・インを用いて実行できる.タイ
ムチャートを図2に示す.
http://www.silicontest.jp/mailmagazine/071012/figs2.htm

まず,スキャン・イネーブル信号SEをハイレベルに設定し,SFF1=1,SFF2=1,
SFF3=0となるようにスキャン・インする.このときスキャン・アウトも同時
に実行される.その後,信号SEをロー・レベル,すわなち通常実行モードに
設定しクロックを入力する.このとき,SFF4はゲートG2の出力をキャプチャ
する.同時に,SFF1,SFF2,SFF3の値はそれぞれa,b,cとなる.更に,信
号SEをハイ・レベルに設定してスキャン・アウトを実行する.回路に故障が
なければSFF4から値1がスキャン・アウトされる.G1の出力に0縮退交渉があ
る場合,値0がスキャン・アウトされる.

図1においてG2の出力に0縮退故障が生じた場合を考える.テスト・パターン
をSFF1=1,SFF2=1,SFF3=0と設定すると,SFF4を通して値0がスキャン・ア
ウトされる.すなわち,G1の出力に生じた0縮退故障と見分けがつかない.
スキャン・アウトの結果から直ちに故障の位置と種類が判断できるわけでは
ない.これは故障解析の問題となる.

次に,ゲートG1の出力に立下り遅延故障が生じた場合を考える.出力が1→0
へ変化するパターン,すなわち2個の連続するテスト・パターンを所定のタ
イミングで与えなければならない.言い換えると,スキャン・シフトを用い
て最初のベクトルを設定し,ローンチ(launch)クロックを用いて2番目の
テスト・ベクトルを設定した後,キャプチャ(capture)クロックで値を取
り込む.図1のG1が1→0へと変化するパターンとして以下のパターンを与え
る必要がある.

最初のベクトル:SFF1, SFF2 = (0, 0) or (0, 1) or (1, 0)
2個目のベクトル:SFF1, SFF2 = (1, 1)

最初のベクトルはスキャン・インによって設定する.縮退故障のところでも
説明したとおり,スキャン・イネーブル信号SEをネゲート(ロー・レベル)
にすると,それぞれのSFFの値が変化するので,2個目のベクトルの設定には
工夫を要する.

次の2通りの手法が知られている.
(1) ブロード・サイド(broad-side)方式
(functional justification, clock launch, launch off capture)
(2) スキュード・ロード(skewed load)方式
(scan justification, shift launch, launch off shift, last shift
launch)

ブロード・サイド方式による遅延テストのタイムチャートを図3に示す.
http://www.silicontest.jp/mailmagazine/071012/figs2.htm

スキャン・インを用いて最初のベクトルを設定した後,信号SEをネゲートし
てローンチ・クロックとキャプチャク・ロックを時間間隔Tで入力する.例
えば,図1の例において2個目のテスト・パターンをSFF1=1,SFF2=1とするた
めには,a=1,b=1でなければならない.ブロード・サイド方式においては,
前段のスキャン・チェインを適切に設定することにより,a=1,b=1に設定す
る.しかしながら,いつもこのようなスキャン・インが可能である保証はな
く可制御性が十分とは言えない.その結果,遅延故障カバレージに限界をも
たらす.

首尾よくa=1,b=1と設定できた場合,遅延故障がないければ所定の時間内に
1→0が伝播しSFF4には値0がキャプチャされる.一方,G1に立下り遅延があ
る場合には1→0の伝播が遅れ,値1がキャプチャされる.

一方,スキュード・ロード方式では,最初のパターンとしてスキャン・イン
したパターンを用い,2個目のパターンとして1ビットだけシフトしたスキャ
ン・イン・パターンを使う.このため可制御性が向上する.タイムチャート
を図4に示す.
http://www.silicontest.jp/mailmagazine/071012/figs2.htm

ローンチ・クロックの立上りで,スキャン・イネーブル信号SEがハイ・レベ
ルとなっており,スキャン・インが実行される.例えば,図1のゲートG1の
立下り遅延をテストするパターン,すなわち1→0を生じるパターンとして下
記を考える.
最初のベクトル:  SFF1,SFF2, SFF3 = (1, 0, 0)
2番目のベクトル:SFF1,SFF2, SFF3 = (0, 1, 0)

遅延故障がない場合には,所定の時間内に1→0が伝播しSFF4には値0がキャ
プチャされる.一方,G1に立下り遅延がある場合には1→0の伝播が遅れ,値
1がキャプチャされる.スキュード・ロード方式を用いれば上記のパターン
発生が可能であり,より可制御性が高いと言える.

それではブロード・サイド方式よりもスキュード・ロード方式を用いるべき
かと言うとそうでもない.図1のゲートG1の出力に立上り遅延が生じたと考
える.テスト・パターンとして1→0を生じさせる必要がある.最初のベクト
ルは下記の通りでなければならない.
最初のベクトル:  SFF1,SFF2, SFF3 = (1, 1, 0)

このパターンにスキュード・ロードをおこなった場合,2番目のパターンは,
(0, 1, 1)または(1, 1, 1)のいずれかとなる.G2の出力が0なので遅延の有
無にかかわらずSFF4には0がキャプチャされる.言い換えると,スキュード・
ロード方式ではG1の出力に生じた立上り遅延をテストするパターンは存在し
ない.ブロード・サイド方式であれば,回路の他の部分に依存して,テスト・
パターンが存在する可能性がある.

図3と図4を比較すると,一見,大きな違いはないように思われる.しかしな
がら,スキャン・イネーブル信号SEには非常に多くのSFFが接続されるため,
負荷が相当大きいと予想される.時間Tに間に合うように確実にSE信号を駆
動することは,必ずしも容易とは言えない.また,スキュード・ロード方式
ではスキャン・シフトも時間Tに間に合うように実行されなければならない.
ブロード・サイド方式であれば,信号SEが落ち着くまで待ってから2パター
ンテストを実行すればよいし,ゆっくりとスキャン・シフトしても差し支え
ない.つまり,スキュード・ロード・テストを実行するためにそれなりの回
路設計をする必要がある.その価値があるかどうかは,当該デバイスの遅延
故障カバレージの程度にも依存する.

また,図3と図4において,時間Tは通常の実行サイクルに設定することが普
通だと思われる.Tを可変にするとシリコン・デバッグにおいて有利なこと
もある.可変クロックを生成する手法として,内部で発生する方法や,外部
ATEから供給する手法が考えられる.

スキャン・シフト時の消費電力も問題となっている.この場合には,スキャ
ン・シフトのクロックと実行サイクル(T)が異なる.

ここまでは,同一クロック・ドメイン内での遅延故障を扱ってきた.スキャ
ン・チェインの長さを均一にすることも目的として,異なるクロック・ドメ
インのフリップフロップを同一のスキャン・チェインに設計することもある.
あるいは,異なるクロック・ドメイン間の遅延テストを実行しなければなら
ないこともある.

様々な制約条件の下で,当該デバイスのポジショニング等を考えてテスト手
法を設計する必要がある.そうでない場合,不必要に高性能(高価)なATE
を買わされる,あるいは高性能ATEを使っての選別となる可能性がある.

上記のように,テスト技術者の仕事は高度かつ困難であり,相応に評価され
なければならないと考えている.
(岩崎 一彦)


---【チュートリアル連載記事】 --------------------------------------
■  故障解析の基礎知識(第4回)  ■
この講座では,故障解析に関するトピックを紹介している.前回はソフトウ
ェアによる故障診断で用いる「故障モデル」について紹介した.今回は「故
障モデル」を故障診断のソフトウェアでどう扱うかを見てみよう.

最初に基本原理を図1に示す. 
http://www.silicontest.jp/mailmagazine/071012/fig1.htm

ここでは「DFTの基礎知識」講座で紹介されている論理回路のスキャンテス
トを前提に説明する.スキャンテストでは,パターン毎に回路の動作結果を
スキャン・フリップフロップ(以下、FFと略す)で観測可能である.LSIの
ある回路に故障があると,誤った値が論理を伝播しFFで観測される.そこで
LSI上の回路に仮想的に故障を挿入して,「故障モデル」に示した動作を計
算機でシミュレーションしてFFに伝播する値を調べれば,想定故障が正しそ
うかどうかが分かる事になる.分かった、ではどこに故障を想定すれば良い
のだろう?


図2に示すように,誤りの観測されたFFに論理値が伝播する可能性のある回
路は,逆に論理をたどると,図のようなコーン状に広がっていると考えられ
る.
http://www.silicontest.jp/mailmagazine/071012/fig2.htm

複数のFFで故障が観測された場合,どのFFにも論理が伝播する共通の回路が
いくつかあると考えられる.これらが故障箇所の候補になるわけだ!また,
探偵物語に戻って考えると,事件の発見現場(フェールした複数のFF)から
聞き込み捜査を行い,関係者を洗い出し,その複数の線が交わった所が犯行
現場(犯人または容疑者)ということになる.

聞き込み捜査の方法は2通りあるとされている.著者は実は,そんなことど
ちらでもいいじゃんか,という立場を採るが,ツールを作成する人にとって
はそうもいかない大事なことなので参考に紹介する.ひとつは「パターント
レース法」,文字通りフェールしたFFから論理を逆トレースする.そのとき
途中にある回路は,別のテストパターンでは完全に正常動作をしているから
正常に違いないと信じて,その先にトレースを続けるとか,まあそんなこと
をもう少し緻密に精査していく.処理が高速で必要なメモリ量が少ないのが
特長と言われる.もうひとつの方法は「故障辞書法」,この回路はこのテス
トパターンではこのFFに論理が伝播する,という情報をすべて辞書のように
整理して持っている.この辞書に照らして,フェールしたFFとは関係ないか
らアリバイがあるということで,関係のないFFを消去し,可能性のあるもの
だけを残していく.時間やメモリ量がかかる方法だが地道な捜査方法と言え
よう.ただ辞書を作るときにある程度,前提とする故障モデルを決めなけれ
ばならないのを欠点と言う見方もあるが,工夫で制約とならないようにされ
ている.これらは基本で,実際のツール化に関しては様々な工夫がなされて
いるのは言うまでもない.前者をEffect-Cause法,後者をCause-Effect法と
呼ぶこともある.

絞り込まれた容疑者はさまざまな故障モデルに照らして精査する,容疑者取
り調べだ.最終的に故障診断で故障候補のリストが作成される.故障候補は
通常,論理回路の入力あるいは出力ピンとして指摘され,配線の故障も関係
するピンに代表される.悩ましいのは「論理的等価故障」(図3)だ.
http://www.silicontest.jp/mailmagazine/071012/fig3.htm

例えばインバータの入力ピンと出力ピンはどんなテストパターンを与えても
動作を区別出来ないという意味で「論理的等価故障」と呼ばれる.故障候補
が1個に絞れたと喜んで良く調べると,「論理的等価故障」がぞろぞろ何十
個も出てきた例もある.これを理論的限界と言う場合もあるが,ユーザの立
場からはふざけるな!と言いたくなる.知恵を出して理論的限界を打破した
例もあるがまたの機会に紹介しよう.故障診断の評価尺度としては,真の故
障が故障候補のリスト(容疑者リスト)にもれてないこと,および容疑者の
数が少ないことが上げられる.また候補の確からしさを点数で示す方法も実
際のツールでは良く用いられている.
(佐藤 康夫)


---【経済指標】-----------------------------------------------------
SEAJ BBレシオ 8月度: 0.81
半導体製造装置協会から転載
http://www.seaj.or.jp


編集後記--------------------------------
ATS,WRTLTに参加するため北京を訪れています.街のいたるところで建設工
事が進められ,経済発展の勢いを感じました.また,中国科学アカデミーの
施設を見学する機会に恵まれました.中国の主席が訪れて激励するほどの力
の入れようです.本当に圧倒されました.
(岩崎 一彦)


◇◆当サービスのご利用に当たって◆◇--------------------------------
★このメールは送信専用メール・アドレスから配信されています.
◇このままご返信いただいてもお答えできませんので下記にご連絡下さい.
★メールマガジン申込:subscribe@silicontest.jp
★メールマガジン停止:unsubscribe@silicontest.jp
★メールマガジン全般:editor@silicontest.jp
--------------------------------------------------------------------
Copyright(C) Silicon Test Technologies社,2007
掲載記事の無断転載を禁じます.

お知り合いの方への転送・紹介は自由です
--------------------------------------------------------------------
			
会社概要-ACCESS-ご意見・ご要望