[2008-08-27]メールマガジン第16号


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STTメールマガジン  2008年8月27日号
発信元 シリコン・テスト・テクノロジーズ株式会社
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テスト技術略語・ミニ解説集 http://www.silicontest.jp/abbreviations
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Computer History Museum:http://www.computerhistory.org/
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--- 目次 -----------------------------------------------------------
●【ビジネスニュース】SEAJ需要予測
●【最新技術動向】JASVAセミナ
●【図書紹介】ノイズ解析
●【チュートリアル連載記事】DFT技術講座(第12回)岩崎一彦
●【チュートリアル連載記事】故障解析技術講座(第12回)佐藤康夫
●【経済指標】SEAJ BBレシオ
●【編集後記】


---【ビジネスニュース】SEAJ需要予測 --------------------------------
SEAJ Journal 2008年7月号

日本半導体製造装置協会による“半導体・FPD製造装置需要予測(2008年度
~2010年度)”が報告された.これによると,日本製半導体製造装置につい
て2008年度はマイナス成長であるものの,2009年度以降はプラス成長に転じ
ると予想している.

下記に概要を示す.

半導体及びFPD製造装置 全装置予測(2008年度-6.6%,2009年度6.8%,2010
年度4.1%)
半導体製造装置:日本製装置販売高予測(-21.0%,6.7%,13.0%)
FPD製造装置全装置:同上(64%,7%,-17%)
ウェーハプロセス用処理装置:同上(-25.8%,7.6%,14.6%)
組立用装置:同上(-8.6%,4.1%,10.2%)
検査用装置:同上(-6.8%,9.8%,11.7%)

テスト関連産業の市況も厳しいと感じているが,半導体製造装置全般に厳し
い状況にある.

SEAJ: http://www.seaj.or.jp/


---【最新技術動向】JASVAセミナ -------------------------------------

2008年8月5日(火),神奈川サイエンスパークにて下記セミナーが開催され
た.

第1回半導体先端技術・市場動向セミナー
“ベンチャー企業支援のためのSoC設計・開発環境整備”

このセミナーは神奈川県の“産業競争力強化戦略推進事業(エレクトロニク
ス有望技術実用化促進)”の一環として実施された.企画は日本半導体ベン
チャー協会(JASVA)である.参加者は約50名であった.

神奈川県担当者の開会挨拶ののち,下記4件の講演があった.

(1)中村忠彦(新横浜ITクラスタ交流会)
“半導体ベンチャーへの期待と障害。関係者の打破への協力を!”
(2)西口信行(STARC)
“システムLSI設計の現状と課題”
(3)岡村淳一(Trigence Semiconductor)
“安上がりにアイデアをICにする方法とその課題”
(4)松根裕司(シリコンソーシアム)
“シリコンソーシアムが提供するMOSIS,TSMCでの試作支援サービス”

8月29日(金)には議論を深めるための研究会も開催される.詳しくはJASVA
ホームページを参照されたい.

以下に,コメントを記す.
日本の半導体を元気にするためには,ベンチャーの活躍が必須であり,その
ためには公的機関からの支援が重要である.このようなセミナーが活性化の
一助となることを期待している.また,チップの商品企画と速やかな詩作が
重要であることはもちろんであるが,テスト・デバッグ・故障解析技術も半
導体ベンチャー成功の鍵を握っていると考えている.テスト技術関係者の参
画を期待している.

JASVA: http://www.jasva.org/
新横浜ITクラスタ交流会: http://www.shin-yokohama.jp/
STARC: http://www.starc.jp/
Trigence Semiconductor: http://www.trigence.co.jp/
シリコンソーシアム: http://www.si-cons.co.jp/

(岩崎一彦)


---【図書紹介】ノイズ解析 ------------------------------------------
[1]前田真一,見てわかる高速回路のノイズ解析,工業調査会
Step1 伝送線路の基礎
Step2 ノイズの理論
Step3 シミュレータとモデル
Step4 ブラックマジック

[2]前田真一,GHz時代の超高速回路ノイズ入門,工業調査会
第1章 素子と信号の性質
第2章 オームの法則と電気理論
第3章 無損失回路と損失回路
第4章 基板配線の特性
第5章 反射
第6章 クロストーク
第7章 同時スイッチングノイズ(SSN)
第8章 EMI
第9章 超高速信号

特に基板レベルでの信号インテグリティ(SI)に関する入門書として適して
いる.見開き2ページで1項目である.左ページには解説文が,右ページには
図面(数枚)が掲載されており,見やすい構成となっている.

[1]と[2]はかなり重なっている部分がある.伝送回路の基礎,終端等は類似
の記述が見られる.

異なる部分は次のとおりである.[1]は回路シミュレーションおよび対比と
しての実測に関してページを割いている.一方,[2]ではクロストーク,同
時スイッチングノイズ,EMI,超高速信号に関してより詳しく解説している.

まずは,[1]から読み始め,必要に応じて[2]あるいは上級書に移行すること
がよさそうである.

http://www.silicontest.jp/
(岩崎一彦)


---【チュートリアル連載記事】 --------------------------------------
■  DFTの基礎知識(第12回)  ■

今回は等価故障について説明する.

テストパターンは対象とする故障を検出するために用いられる.どのような
故障を検出するかによってテストパターンも変わってくる.ここでは縮退故
障を取り上げる.縮退故障とは,被テスト回路(CUT: Circuit Under Test)
内の信号線が,物理欠陥によって0または1に固定されるような故障である.
対象とする故障数が少ない程,テストパターン生成や故障シミュレーション
は容易になる.

下図(a)を参照されたい.
http://www.silicontest.jp/mailmagazine/080827/fig1.htm

以下,CUTに生じる故障は1箇所と仮定する.通常はこのように仮定する.

インバータの入力aおよび出力yに生じた0/1縮退故障をそれぞれ,a/0,a/1,
y/0,y/1と表すことにする.論理的にはa/0とy/1は区別がつかない.つまり,
信号線aに生じた0縮退故障によって出力yは常にハイレベルとなる.また,
信号線yに生じた1縮退故障によっても出力は常にハイレベルとなる.これを
等価故障(equivalent fault)と呼ぶ.

同様に,a/1およびy/0はともに出力を常にローレベルとするので,等価故障
となる.言い換えると,図(a)において,信号線aおよびyのそれぞれに対し
て0/1縮退故障が生じうるので,対象となる故障数は4個である.しかしなが
ら,等価故障という考え方を用いれば半分の2個を対象とすれば良い.

図(b)で示される2入力NAND回路を考える.信号線a,b,yのそれぞれに0/1縮
退故障が生じうるので対象とすべき故障数は6個である.しかしながら,下
記の故障が等価故障である.

a/0 = y/1,b/0 = y/1

従って,a/0およびb/0を対象故障から除き,下記の4個を対象故障とすれば
よい.

a/1,b/1,y/0,y/1

信号線aおよびbの両方に1縮退故障が生じると信号線yに0縮退故障が生じた
ことと等価である.しかし,この場合は2重故障となり,通常,対象外とし
ている.

図(c)で示される回路を考える.10個の信号線a - yに対し合計20個の故障が
対象となる.等価故障を用いると対象故障の数を減らすことが可能である.
図(c)に対する対象故障数は下記を参照されたい.
http://www.silicontest.jp/mailmagazine/080827/fig2.htm

このような等価故障という考え方により,CUTの信号線数をnとしたとき,対
象故障数は2nの約半分程度,すなわち0.8nから1.2n程度に減らせることが,
経験的に知られている.

上記のように,論理的な対象故障数を減らすことは可能である.しかしなが
ら,故障解析においては,物理的な場所を特定する必要がある.つまり,イ
ンバータの入力と出力では大違いである.上記のような事情により,テスト
応答を解析しても故障の信号線まで特定できないことが多い.
(岩崎一彦)


---【チュートリアル連載記事】 --------------------------------------
■  故障解析の基礎知識(第12回) 

~故障診断/故障解析の目的について~

これまで1年余,合計11回にわたり,ソフトウェアによる故障診断およびハ
ードウェアによる故障解析技術についてお話ししてきた.おぼろげにでも技
術の内容がお分かりいただければ幸甚である.さて,ここで本質的な問題に
戻りたい.何のために故障解析を行なうのか?

半導体の関係者にヒアリングすると恐らく,故障解析が不要と言う人は少な
いのではないかと思うが,その期待となると各人各様ではないだろうか?故
障解析には,これまで触れてきたように,深い専門的知識と経験を有する技
術者や,高価な解析装置,あるいは解析装置よりははるかに安価だけどそれ
なりの価格のソフトウェアが必要である.一朝一夕に立ち上げるわけにはい
かない.

また国内には故障解析を専門に引き受ける会社も数社あるが,テスト結果の
解析(故障診断,あるいはもっと広い意味で)も含めてはこれからの課題の
ように思われる.何故ならテスト自身は設計手法およびテストのEDAツー
ルと密接に結びついており,標準的な切り口がまだ確立していないからだ.
また機密上の心配もあり,故障解析は出来れば社内で閉じさせたい思いもあ
るのではないだろうか.

故障解析の目的について私なりに分類すると以下のようになる.
(1)     出荷不良の解析
(2)     生産不良の解析
(3)     開発デバッグ

(1)は,出荷後にボード組み立て工程,実機試験,あるいはフィールド使用
状態で不都合が見つかったチップの解析である.装置レベルでのデバッグや
解析を通して苦労して特定されたチップで,類似故障の影響がどこまで広が
るかが最大の懸念事項であり,その意味で当該不良チップが持つ意味は極め
て重い.それゆえ,迅速で,かつ慎重な解析が求められる.

例えば自動車用LSIでは,24hr以内に解析の第一報を入れることが求められ
ていると言う.故障の影響の可能性を考えれば妥当な要求レベルかと思われ
るが,技術的には極めて厳しい要求で,さまざまな技術開発や,解析体制の
整備が必要である.技術的には,まず顧客環境での不都合動作をどうやって
LSIテスタ環境で再現させるかが第一の課題と思われるが,これまでの主な
研究はテスタでフェールしたチップの解析技術に集中しており,イノベーシ
ョンが求められている

(2)は,生産の歩留まりや信頼性を向上する目的で行なわれる.(1)との大き
な違いは,テスタで既にフェールしていることと,対象のサンプルが通常は
多数あることである.つまり多数あるなら,その中で解析し易いチップを選
んで調べれば良い分けだ.これまでは(2)の目的には製品チップでなく,TEG
(テストチップ)と呼ぶ解析やモニタ専用に設計したチップで行なわれて来
たが,製品でないと出現しないような故障が増えて来たと言われる.

また,設計やテストパターンに関わるような不都合は歩留まり低下に結びつ
く可能性が強いが,製品固有なので,製品チップを直接調べる必要がある.
こうした解析では,フェールチップのテスト結果から,通常起きる"ランダ
ムな欠陥"による不良でなしに,なんらかの構造的な欠陥による"システマテ
ィックな欠陥"を見つけ出す技術がまず重要になる."システマティックな欠
陥"の見つけ方については別途話すことにしよう.

(3)は,もしかしたら設計者の仕事だからということで,あまり着目されて
ないかも知れない.しかし,製品設計でまず困るのは製造したチップが思う
ように動かない,その原因がわからないことである.原因が千差万別なので
自動化の対象になっていないことが多いが,例えばスキャンチェーンを用い
れば多くの情報が取り出せるのではないか?(残念ながら,ユーザモードと
テストモードで完全に分離しており,スキャンチェーンはテストモードだけ
で動く設計が多い)この分野は,正直,まだ実用になると思われてないと思
うが,一部に適用例も報告されている.

以上,故障解析にはいくつかの目的があり,求められる手法も異なるが,共
通点もまた多いのではないかと思う.せっかく導入した解析装置やソフトウ
ェアを十二分に活用できるよう考えていこうではないか.
(佐藤康夫)


---【経済指標】-----------------------------------------------------
SEAJ BBレシオ 7月度 1.09
半導体製造装置協会から転載:http://www.seaj.or.jp/
月次経過:http://www.silicontest.jp/mailmagazine/080827/fig3.htm


編集後記 -----------------------------------------------------------
冒頭でご紹介させて頂いたとおり,弊社の社名とロゴが商標登録されました.
審査には丸1年ほどかかりましたが,手続き自体はスムーズに進みました.
これで心置きなく営業ができるようになります.
(市野憲一)

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