[2009-11-30] D&Tニュース 第31号

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月刊ディペンダビリティ&テスト(D&T)ニュース  2009年11月30日号
発信元 シリコン・テスト・テクノロジーズ株式会社
http://www.silicontest.jp/
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東京大学VDEC「アドバンテストD2T寄附研究部門」D2Tシンポジウム2009
2009年12月11日(金)10:00~18:00(懇親会18:00~)
東京大学武田先端知ビル5階武田ホール
(東京都文京区弥生2-11-16)

シンポジウムは参加無料でございます.
参加のお申し込みは,下記VDECのWebサイトで受け付けております.
http://www.vdec.u-tokyo.ac.jp/d2t/D2Tsymposium2009.html
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テスト技術略語・ミニ解説集 http://www.silicontest.jp/abbreviations
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--- 目次 -----------------------------------------------------------
●【ビジネスニュース】TSV
●【最新技術動向】ITC
●【図書紹介】ディペンダブルシステム
●【チュートリアル連載記事】ディペンダビリティ講座(第8回)福本聡
●【チュートリアル連載記事】DFT技術講座(第19回)岩崎一彦
●【編集後記】


---【ビジネスニュース】TSV------------------------------------------
半導体産業新聞 第1864号 2009年11月11日発行

半導体産業新聞によるTSV(シリコン貫通ビア)プロセス特集が掲載された.
清川メッキ工業(株)はより完全にメッキで穴を埋める技術を開発した.ま
た,セミツール.ジャパン(株)はCPM,薬液コストを大幅に低減する技術
を提案している.形成されたTSVをどのようにテストするかについては触れ
られておらず,今後の課題と考えられる.

詳しくは同新聞を参照されたい.ホームページは以下の通りである.
http://www.semicon-news.co.jp/


---【最新技術動向】ITC 概要 ----------------------------------------
http://www.itctestweek.org/

11月3日から5日まで,ITC (International Test Conference) が開催された.
開催地は4年ぶりに米国テキサス州オースティンとなった.本年はITCの初開
催から40年目となり,スペシャルパネルやレセプションなど40周年記念と銘
打ったイベントが目に付いた.

ITCの公式HPにオープニングや展示会の写真が掲載されている.
http://itctestweek.org/about/photos

11月3日のオープニングセッションでは,基調講演,招待講演の他,昨年の
ITCの発表論文に対する論文賞の表彰があった.論文賞3件(Best Paper 
Award 1件,Honorable Mentions 2件)のうち,Honorable Mentions の1件は
日本ヴェリジの前田氏に贈られた.テスト分野における日本の功績の大きさ
を実感し,また評価されたことを嬉しく思う.

本年は基本的に4パラレルセッション(1ないし3レギュラーセッション + 2パ
ネル or エンベデッドチュートリアル and/or レクチャー)となり,レギュ
ラーセッション数18,発表論文数54件と,昨年の34セッション101件からほ
ぼ半減した.技術セッションの国別機関別内訳を下記に示す.
http://www.silicontest.jp/mailmagazine/091130/fig4.htm
また,上記の年次経過を下記に示す.
http://www.silicontest.jp/mailmagazine/091130/fig3.htm
特に,北米企業からの発表件数は18件と,昨年の40件の半分以下となってし
まった.一方,台湾からの発表(企業+大学の合計)は,3件から6件と躍進
しているのが印象的である.日本は6件->5件であり,相対的には増加した.

セッション数の削減に伴って,遅延テスト,電力考慮テスト,テスト品質,
診断など,昨年まで独立したセッションを割り当てられていたテーマが一つ
にまとめられ,また"Test Potpourri (テストのごった煮)"などというセッ
ションもつくられた.一方,テストデータ圧縮に関しては2セッションが組
まれ,未だに活発なテーマであると感じた.また,アナログ,RF,ジッタ等
も独立セッションとして残っていた.

その他,ホットなトピックとしては,ポストシリコン検証,3Dチップのテス
ト等が挙げられる.ポストシリコン検証に関しては,1セッション3件のレギ
ュラー発表があった他,1件のレクチャーシリーズセッションにおいて近年
のシリコンデバッグ技術の概要紹介および事例報告があった.3Dチップのテ
ストに関してはレギュラーセッションは組まれなかったものの,エンベデッ
ドチュートリアルおよびパネルが企画された.3Dチップは複数のチップをシ
リコン貫通ビア(TSV)によって垂直に接合するものであり,テスト回数,ア
クセスメカニズム,TSVという新しい故障対象箇所の存在等,課題は山積し
ているようである.

参加者数のアナウンスはないが,全体セッションの埋まり方から見て1000人
弱との印象を受けた.企業の展示も50社と,昨年の91社より大幅に減少した.
全体的にかなり寂しい感じになってしまったことは否定できない.

来年のITCも同じくオースティンで開催される予定である.来年は盛況とな
ることを願う.
(新井雅之)


---【最新技術動向】ITC スペシャルパネル,基調講演 ------------------

通常,前日の夕方にはスペシャルパネルとして少々ひねったテーマのパネル
が企画されるが,本年は40周年記念として,スタンフォード大学CRC 
(Center of Reliable Computing)の歩みを関係者が紹介するというものとな
った.E. J. McCluskey教授率いるCRCは,テスト分野およびフォールトトレ
ランス・ディペンダビリティ分野において長年に渡り多大な功績がある.ま
た,S. Mitra教授(Stanford), N. A. Touba教授(UT-Austin)を始め,現在両
分野の中核を担う人材を多数輩出している.TMR (3重冗長系)の信頼性解析
など大学らしい研究だけではなく,過去20年に渡り膨大な数の実チップを作
成し,故障モデルの妥当性など実際的な評価を行っていることが印象深い.

初日午前のオープニングセッションには,基調講演と招待講演があった.基
調講演は米国シノプシス社実装グループのジェネラルマネージャであるA. 
Domic氏による下記タイトルの講演である.

Design- and Manufacturing-aware Test Is Our Future

ナノスケール世代の設計・製造においては,微小な欠陥や製造ばらつきの増
加のため,必要なテストパターン数が飛躍的に増大する.テストコストおよ
び信頼性の向上には,設計,製造,テストにおける情報の共有が不可欠であ
る.ビアの特性ばらつきなどを考慮したATPGなど,設計・製造と協調したテ
ストの重要性が示された.

基調講演に引き続き,インテルのフェローであるS. Borlar氏による下記タ
イトルの招待講演があった.

Design and Test Challenge for 32nm and Beyond

チップのパフォーマンス向上と引き換えに発生する諸問題,例えば消費電力
の増加やソフトエラー耐性の低下に関して,過去提案されてきた手法だけで
は今後の微細プロセスへの対応が困難となりつつある.NoC (Network on 
Chip)やカスタム設計などにおける今後の問題点が明らかにされ,解決策の
一例が示された.
(新井雅之)


---【図書紹介】ディペンダブルシステム-------------------------------
著者:米田友洋,梶原誠司,土屋達弘
書名:ディペンダブルシステム
出版社:共立出版

第1章 基礎概念
第2章 誤り検出とマスクによる耐故障化技術
第3章 分散システムのフォールトトレランス
第4章 形式的設計検証技術
第5章 テスト技術
5.1 テストとは
5.2 故障モデル
5.3 テストパターン生成
5.4 スキャン設計
5.5 組込み自己テスト
5.6 超微細・高速LSIのテスト

ディペンダブル技術は社会の安心・安全を提供するための技術であり,様々
な意味で注目されている.この分野に関する専門書として,フォールトトレ
ランス技術に関する単行本がしばらく以前にいくつか出版されている.ディ
ペンダブル技術に関する日本語の専門書は,紹介者が知る限り唯一のもので
ある.著者らは日本でこの分野を代表する研究者であり,広範囲にわたる内
容を詳しくカバーしている.気楽に読めるわけではないが,じっくりと取組
む価値があるだろう.

アマゾンでの購入(1500円以上送料無料)は下記を参照されたい.
http://www.silicontest.jp/

(岩崎一彦)


---【チュートリアル連載記事】 --------------------------------------
■ ディペンダビリティ講座(第8回) ■

前回は,単方向誤りの検出に有効なバーガ符号について説明しました.単方
向誤りは,レジスタとレジスタのあいだのデータ転送や,メモリに対するデ
ータ書き込み・読み込みなどで発生するものと想定されます.これに対して,
算術論理演算ユニット(ALU)などで発生する誤りには,また違った方式の誤
り検出符号が適用されます.今回は,それらの符号の一つである剰余符号
(residue codes)を紹介します.

例えば加算では,二つの数値を表す情報ビット系列の和が,あらたな情報ビ
ット系列として得られます.このとき,加算器で誤りが生じたかどうかを演
算結果から直接判断することは困難です.なぜなら,情報系列XにYを加える
と果たしてどのような系列Zが得られるのか事前に判らないからです.そこ
で,X, Y, Zに検査ビットを付加してX’,Y’,Z’とし,それらがあらかじめ
決められた集合の要素,すなわち符号語となるようにして誤りを検出しよう
というのが剰余符号の基本的な考え方です.より具体的には,X’の検査ビ
ットとY’の検査ビットから演算結果である符号語Z’の検査ビットを演算前
に特定できるような仕組みにして,得られた結果の検査ビットと比較するこ
とで演算の誤りを検出します.

剰余符号では,情報系列が表す数値Xを基底(check base)と呼ばれる整数m 
で割った余り,すなわち剰余の2進系列を検査ビットとします.これをX 
mod mで表します.このとき剰余は0からm-1までの数ですから,任意の被演
算数と演算結果はm個のグループに分類されることになります.もし演算結
果に誤りが発生し,本来のグループとは違うグループに移れば誤りが検出さ
れます.これは,二つの被演算数にそれぞれ付加される検査ビットの和の剰
余が,正しい演算結果の剰余と一致することから可能になります.なお,m
は検査ビット列のビット数cに対してm = 2^c -1とし,情報系列はcのi倍
(i=1, 2, ...)のビット長で表すものとします.これによって剰余計算が非
常に簡単になります.詳しい説明は下記を参照して下さい.
http://www.silicontest.jp/mailmagazine/091130/fig5.htm

簡単な例を示しましょう.検査ビット数を c = 2, すなわち基底をm = 3 
(=2^2-1) とします.ここで 6 と 4 の加算を考えると i=2 であり,情報系
列長は4です.被演算数のビット系列 0110 および 0100 に対する検査ビッ
トは,上記の剰余計算の簡単化を用いて 

(0110) mod (11) = (01+10) mod (11) = 00 および
(0100) mod (11) = (01+00) mod (11) = 01

となり,対応する符号語は

0110 00 および 0100 01

となります.これらの検査ビットの和の剰余は(00+01) mod (11) = (01) で
あり,演算結果 0110 + 0100 = 1010 に対する剰余

(1010) mod (11) = (10+10) mod (11) = (100) mod (11) = 01 

と一致します.もし,演算で誤りが発生して結果が 1011 となったなら,剰
余が

(1011) mod (11) = (10+11) mod (11) = (101) mod (11) = 10

となって 01 と一致しないことから,誤りが検出されます.

<以下,次回に続く>
(福本 聡)


---【チュートリアル連載記事】 --------------------------------------
■  DFT技術講座(第19回)  ■

前回(8月31日号)と同じ回路を用いて故障シミュレーションの原理を説明
する.次の図では,各縮退故障に対してテストパターン(A, B, C)の応答を
示している.緑色で示される部分は故障なしの応答と異なる部分であり,故
障を検出することを示す.
http://www.silicontest.jp/mailmagazine/091130/fig2.htm

例えば,信号線Aに縮退故障0が発生した場合(A/0)を考える.テストパタ
ーン(A, B, C) = (0, 0, 0)を入力に加えると出力Y = 1となり,故障なしの
場合と見分けがつかない.言い換えると,(0, 0, 0)はA/0を検出しない.

一方, A/0に対してテストパターン(A, B, C) = (1, 1, 1)を加えると,出
力Y = 0となり故障A/0を検出できる.

このように,各テストパターンがどの故障を検出するかを調べることが故障
シミュレーションである.原理的に,各故障に対して故障回路の論理シミュ
レーションを繰り返し実行することになり,膨大な計算時間とメモリを消費
する工程である.このため,従来から様々な高速化手法が検討されてきた.
例えば,図書紹介で概要を示した下記専門書を参照されたい.

米田友洋,土屋達弘,梶原誠司,ディペンダブルコンピューティング,共立
出版

前回の疑問についてコメントを加える.
・(A, B, C) = (0, 1, 1), (1, 0, 1)はd/0以外の対象故障を検出できるか?
できる.(0, 1, 1)はA/1を,(1, 0, 1)はB/1を検出する.

・最小のテストパターンがあるはずだ
合計4パターン必要である.故障A/0を検出するためにはテストパターン(1, 
1, 1)が必要である.このテストパターンはY/0も検出する.同様に,A/1を
検出するためには(0, 1, 1)が必要であり,これはC/0を検出する.同様に,
B/1を検出するためには(1, 0, 1)が必要であり,これはC/0を検出する.上
記3個のパターンを用いると,未検出故障はC/1だけとなる.この故障を検出
するためには,(0, 0, 0),(0, 1, 0),(1, 0, 0)のいずれかを用いればよ
い.従って,最小パターン数は4個である.

・対象故障の順序によって結果が異なるのでは?
異なる.上記を参照されたい.

・最初の対象故障としてどれを選ぶのが良いのか?
できるだけ多くの未検出故障を検出できることが望ましい.しかし,事前に
目星をつけることは極めて困難であり,様々な現実的な手法が提案されてい
る.

この講座も今回で19回となり,そろそろ一つの節目ではないだろうか.DFT
技術のほんの一部しか紹介できなかったことは少々残念であるが,次回(第
20回)に雑感を述べ,新しい講座へ引き継ぎたいと思う.
(岩崎一彦)


---【経済指標】-----------------------------------------------------
SEAJ BBレシオ 10月度:1.28
半導体製造装置協会から転載:http://www.seaj.or.jp/
月次経過:http://www.silicontest.jp/bbratio.htm


編集後記 -----------------------------------------------------------
4年前のオースティンではパスポートを落としましたが,今回は今年から始
まったビザ免除の電子申請を忘れており,当日空港で手続きをしたところ保
留(最悪72時間許可が下りない)という表示が出て非常に焦りました.結局
JALのカウンターに泣きついたらなんとかなりましたが,どうもオースティ
ンは出入国関係で相性が悪いようです.来年は気をつけようと思います.
(新井雅之)


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