[2010-05-31] D&Tニュース 第37号


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月刊ディペンダビリティ&テスト(D&T)ニュース  2010年5月31日号
発信元 シリコン・テスト・テクノロジーズ株式会社
http://www.silicontest.jp/
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東京大学VDEC D2Tシンポジウム2010
2010年6月29日(火) 10:00-18:30
東京大学 武田先端知ビル 5階 武田ホール
URL: http://www.vdec.u-tokyo.ac.jp/d2t/D2Tsymposium2010.html
主催      東京大学大規模集積システム設計教育研究センター(VDEC)
後援      株式会社アドバンテスト
協力      科学技術振興機構CREST「ディペンダブルVLSIシステムの基盤技
術」領域
参加費     無料
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テスト技術用語集 http://www.silicontest.jp/abbreviations

--- 目次 -----------------------------------------------------------
●【ビジネスニュース】アドバンテスト09年業績
●【最新技術動向】VTS
●【チュートリアル連載記事】ATE技術講座(第1回)ATE業界某氏
●【編集後記】


---【ビジネスニュース】アドバンテスト09年業績-----------------------
半導体産業新聞 第1889号 2009年5月19日発行

― テスター受注急回復,メモリ―投資再開で ―
アドバンテスト社の2010年3月期の通期連結業績が掲載された.下記の通り
である.
売上高:532億2500万円(前年同期比30.6%減)
営業損失:116億3900万円(前年同期は494億5700万円)

主要部門の半導体・部品テストシステム事業部門では,
売上高:326億円(33.8%減)
受注高:425億円(62.7%増)
と受注が大きく伸長した.

詳しくは同新聞を参照されたい.ホームページは以下の通りである.
http://www.semicon-news.co.jp/


---【最新技術動向】VTS ---------------------------------------------
http://www.tttc-vts.org/public_html/new/2010/index.php

2010年4月19日-22日にカリフォルニア州サンタクルーズで行われたVTS 
(VLSI TestSymposium)に参加した.19日-21日はテクニカルプログラム,22
日にチュートリアルが行われた.テクニカルプログラムは,3パラレルセッ
ションのうち1つがテクニカルセッション,1つはInnovative Practice 
Session, Special Session といった企画ものであった.参加者は登録数で
180名程度であったが,ヨーロッパの火山噴火の影響で50名くらいが参加で
きなかったようだ.

セッション構成は,テストの分野を広くカバーするものであったが,遅延テ
ストに3セッション,電力考慮テストに2セッションと1パネルと多くの時間
が割り当てられていたのが目立っていた.

遅延テストのセッションの9つの発表のうち,微小遅延故障を考慮したもの
が4件,プロセスばらつきを考慮したものが2件あった.

微小遅延故障を考慮した発表として,Chinese Academy of Scienceのグルー
プとUniversity of Cyprusのグループから,それぞれクリティカルパス選択
手法が提案された.前者は,選択されたパス間の重複部分を考慮して,限ら
れたパス数でなるべく多くの欠陥個所をカバーできるような評価尺度に基づ
く選択法,後者はクリティカルパスの中からテストすべきprimitiveパス遅
延故障をパスを数え上げることなしに効率的に識別する手法である.さらに,
University of Connecticut,Advanced Micro Devices,Duke Universityの
グループからは,n回検出パターンなど微小遅延故障を考慮しないテストパ
ターン集合から,微小遅延テストに有効なテストパターンを選択することで,
微小遅延テスト向けATPGを用いるより効率のよいテスト生成法が提案され,
Auburn Universityのグループからは,微小遅延欠陥の検出のためにシステ
ムクロックより速いテストクロックでテストを実行したときに外部出力値の
多くが不定値となることを考慮した応答圧縮器が提案された.

プロセスばらつきを考慮した発表としては,東工大,STARC,京大のグルー
プから,アダプティブテストのためのパスクラスタリング手法が提案された.
アダプティブテストはプロセスばらつきを考慮したテスト手法で,製造後に
チップ特性を測定した結果に基づいてテストパターンをアダプティブに決定
する手法である.提案手法は,パスを予めクラスタリングし,テストパター
ン集合をいくつか用意するために利用される.LSI Corp.と University of 
California Santa Barbaraのグループからは,オフパスの複数回スイッチン
グとプロセスばらつきの関係を解析した興味深い結果が示された.

電力考慮テストでは,低電力テストとテスト圧縮を同時に考慮する手法,テ
スト時の電力を最小化するのではなく,通常動作時の電力を考慮する手法や
テスト時のチップ温度を均一化を目的とした電力制御手法が提案された.奈
良先端大と九工大のグループが提案するテスト時のチップ温度均一化手法は,
温度による遅延変動を考慮し,より精度の高い遅延テストを実現することを
目的とした手法である.

また,Low-Power Test and Noise-Aware Test: Foes or Friends?と題した
パネルでは,低電力テストによる過剰テストの回避と電力ノイズを入れるこ
とによるテストエスケープの回避という2つの視点から,テスト時の電力が
どうあるべきかについての討論がなされた.

関心のある遅延テストと電力考慮テストのセッションにすべて参加すると,
テクニカルセッションの3分の2の時間を費やしてしまい,多くのトピックを
聞くことができなかったのは少し残念である.

今回のVTSはアイスランドの火山噴火の影響でヨーロッパから参加者がゼロ
という事態ではあったが,Iowa大のReddy教授によるボランティア発表など
もあり,発表のキャンセルもなく滞りなく行われた.

ソーシャルイベントでは,ミステリアススポットと呼ばれるミステリアスな
場所を楽しんだ.どうミステリアスかは敢えて書かないでおくが,サンタク
ルーズに行かれる際には,一度立ち寄ってみてはどうでしょうか?

(奈良先端大 井上美智子)


編集者から ---------------------------------------------------------

ATEに関する技術講座を企画しました.著者はATE業界某氏です.まずはDUT
周辺編として3回お届けする予定です.以下,著者からのメッセージ,3回分
の目次,本文と続きます.

---【チュートリアル連載記事】---------------------------------------
■ ATE技術講座(第1回) ■

最近のデバイスは家電向けといえども高速なインターフェースを持ち,しか
も信号振幅が低下しているため,テスト時のマージンを確保することが困難
になっています.ATEの性能をフルに発揮させるためにはDUT周辺回路の設計
にちょっとした気配りが必要です.そのような技術について,つれづれなる
ままに解説します.テスト技術者の悩み軽減に少しでも役立てば幸いです.

ATEを使いこなす為のコツ(DUT周辺編)
目次:

信号伝送
-デジタル信号 (第1回)
--インピーダンス・マッチング
--同時スイッチングの影響軽減
--低振幅信号の扱い

-アナログ信号 (第2回)
--クロストーク軽減
--DUTの影響軽減(キックバックなど)
--ノイズ軽減(フィルタなど)

-電源プレーン (第3回)
--電源インピーダンスの管理
--反共振に注意
--電源ノイズ軽減


本文:
信号伝送

-デジタル信号
--インピーダンス・マッチング
高速な信号伝送のためにはインピーダンス・マッチングが必須です.しかし,
一般のLSIテストでは必ずしもインピーダンス・マッチングがとれた状態で
テストが実行されるわけではありません.

DUTが出力  DUT出力:Zs->伝送線路:Zo->テスタCp:High
テスタが出力  テスタDr:Zo->伝送線路:Zo->DUT入力:Zi

ここで,「DUT出力:Zs」は信号端子名:インピーダンスを示します.テスタ
Drはテスタピンのドライバー,テスタCpはテスタピンのコンパレータです.
テスタDrのインピーダンスZoは伝送線路のインピーダンスZoと同じですので
インピーダンスマッチングがとれた状態です.それ以外はDUTによって異な
る状態になります.

DUTが出力の場合:以下に一般的なDUTの出力Zsが以下の場合の対処方法をリ
ストアップします.

Zs>Zo
テスタCp側で終端する.DUTの駆動能力が小さい場合はレジスティブ・プロ
ーブ[1]を構成し,最大振幅を得る.

Zs≒Zo
テスタCp側は終端不用.FPGAなど駆動能力が制御可能なデバイスの場合は4
~6mAが50Ωに相当[2]する.

Zs<Zo
テスタCp側で終端する.静的な駆動電流を削減したい場合はDUT近傍に
R=Zo-Zsとなる抵抗を信号に直列に入れる.

DUTが入力の場合:通常Zi>>Zoですのでほぼ100%反射が起こりますが,テス
タDrの出力インピーダンスはZoと伝送線路とマッチングがとられているため,
反射が繰り返される事による波形の乱れはありません.

数百MHZ以上の信号を扱う場合には伝送系の微小なインピーダンスミスマッ
チによる波形の乱れは起きますので,DUT端での終端が必要になります.こ
のようなデバイスにはガイドラインドキュメントがありますので,その仕様
に準拠してください.

--同時スイッチングの影響軽減
一般的なパラレル・バスなど,シングルエンドのI/Oで起きる問題として同
時スイッチングがあります.いわゆるグラウンドバウンスとよばれる問題も
原因は同じです.これは各信号のリターン電流が迷走することによって発生
します.PCBのGND/電源プレーン設計の不備,GNDピンを削減しすぎたなどと
いうことが原因です.

設計段階で対処することが望ましいのですが,できあがったPCBに対し,な
んとか対処しなければならないときには正常なリターンループの強化と迷走
パスの分離が基本方針です.

--低振幅信号の扱い
高速な信号I/Fでは振幅が小さく,電流モードに近い動作を行っているもの
も増えています.これらの信号をテストする場合にはテスタCp側とDUT端が
双方とも終端されています.

このようなデバイス・テストにおける問題はプローブカードやICソケットの
接触抵抗を量産環境では低く抑えることが困難ということです.例えば5Ω
の接触抵抗は50Ωの終端抵抗に対して10%の電圧誤差を発生させることにな
り,マージンを大きく低下させ,テスト品質を劣化させます.

この問題の対処方法の一つは,接触抵抗をDCテストで測定可能にしておくこ
とです.接触抵抗の増加を検出したら,メンテナンスすることにすれば,無
駄な歩留まり劣化を防ぐことができます.

注:
[1] レジスティブ・プローブとは,伝送線路の先端に高抵抗を直列に付加し
てDUT側からみたインピーダンスを大きく見せる回路です.古くからあるプ
ローブの構成です.この抵抗はDCテスト時の誤差要因になりますので,抵抗
と並列に大きなインダクタンスを接続して,DC的には低抵抗に見える構成方
法もあります.
[2]この電流は短絡電流ではなく,所定電圧時の駆動電流です.通常,FPGA
のI/Oの最大駆動能力では50Ωより低いインピーダンスになります.

伝送波形の確認に役立つホームページ:非常に有用な情報とツールが紹介さ
れています.
http://homepage3.nifty.com/usuiy/tool/tool.htm

(ATE業界某氏)


---【経済指標】-----------------------------------------------------
SEAJ BBレシオ 4月度:1.07
半導体製造装置協会から転載:http://www.seaj.or.jp/
月次経過:http://www.silicontest.jp/bbratio.htm


編集後記 -----------------------------------------------------------
転んで鞄の上に尻餅をつき,ノートPCの液晶を破壊してしまいました.耐荷
重100Kgでも,力が一点に加わるとさすがにダメなようです.別のノートPC
が1台買える位の修理代でした(T-T)

(新井雅之)

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