[2010-07-31] D&Tニュース 第39号


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月刊ディペンダビリティ&テスト(D&T)ニュース  2010年7月31日号
発信元 シリコン・テスト・テクノロジーズ株式会社
http://www.silicontest.jp/
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テスト技術用語集 http://www.silicontest.jp/abbreviations

--- 目次 -----------------------------------------------------------
●【最新技術動向】FTC, DSW
●【チュートリアル連載記事】ATE技術講座(第3回)ATE業界某氏
●【編集後記】


---【最新技術動向】FTC研究会 ---------------------------------------
第63回FTC研究会が,2010年7月15日から17日まで,埼玉県秩父郡のいこいの
の村ヘリテイジ美の山で開催された.参加者は54名(うち企業10名)であり,
冬よりは若干減少したものの昨年夏(49名,うち企業6名)と比較して景気
が復調しつつあることを伺わせる.

今回は次の全6セッションにおいて計12件の発表が行われた.

15日:スキャンテスト・設計開発
22日:ATPG,テスト評価,テスト関連技法1
23日:BIST・標準化,テスト関連技法2

BIST・標準化のセッションにおける"ディペンダビリティ用語の標準化につ
いて"と題した矢野弓之介氏の発表では,JISやIECにおけるディペンダビリ
ティおよびテスト関連用語の標準化の経緯および現状について示された.デ
ィペンダビリティ,fault, failureの定義や和訳について,現状においても
曖昧な定義があり,今後の見直しが必要である点が紹介された.また,発表
の中で,弊社の用語集にミスがあることをご指摘頂いた.お詫びとともに,
念入りにお読み頂いたことに感謝を申し上げたい.なお,ご指摘頂いた点は
既に修正済みである.

64回目となる次回は,2011年1月20から22日まで,岐阜県の恵那峡で開催さ
れるとのことである.

会場写真:
http://www.silicontest.jp/mailmagazine/100731/hotel.htm
会場の最寄り駅のある秩父鉄道では,土日にSLが走っている.
http://www.silicontest.jp/mailmagazine/100731/sl.htm

(新井 雅之)


---【最新技術動向】DSW2010報告 -------------------------------------
http://sites.google.com/site/dsw2010summer/

DSW2010(第8回ディペンダブルシステムワークショップ)が7月20日から7月
22日まで,函館大沼プリンスホテルで開催された.

DSW は,日本ソフトウェア科学会ディペンダブルシステム研究会が毎年夏に
主催するワークショップである.高信頼ソフトウェア開発支援技術や高信頼
システム実現支援技術などに関する活発な研究交流が行われている.今回の
ワークショップは,総数22件の論文発表と1件の招待講演を7セッションに割
り当て実施された.参加者総数は25名であった.

DSWの参加者には,モデル検査法や定理自動証明法などのフォーマルアプロ
ーチ(形式的技法)を専門とする研究者が多く,それらの手法を OS やアプ
リケーションソフトウェアのディペンダビリティ検証のためのツールとして
適用しようとする発表が少なくなかった.今回,特に筆者の印象に残ったの
は,システムの不具合に関する開発者の説明責任を支援するための“エビデ
ンス(Evidence)の提示”という考え方である.ここでの説明責任とは,法的
な責任ではなく,障害に対して合理性のある技術的説明をおこなう責任であ
り,それによって障害からの早期回復や被害の局限化を可能にしようとする
ものである.トヨタ自動車のリコール問題をみれば明らかなように,ソフト
ウェアを含めた品質保証は極めて難しい状況になりつつある.ディペンダブ
ルなソフトウェアを開発するためのあらたな方向性となるかもしれない.

なお,本ワークショップは,来年以降も7月に函館大沼プリンスホテルで開
催される模様.

(首都大学東京 福本 聡)


---【チュートリアル連載記事】---------------------------------------
■ ATE技術講座(第3回) ■

電源プレーン (第3回)
-電源インピーダンスの管理

近年のLSIは1V以下で動作するものも増えてきました.ノイズ電圧が一定の
まま電源電圧が低下すれば当然ながら,ノイズマージンは低下します.さら
に,微細化によりゲート遅延時間の電源電圧感度は増加しますので,全体的
なノイズ耐性は大きく低下することになるわけです.近年の事例ではハイパ
フォーマンスFPGAで大きな問題になったこともありました.(注1)

さて,電源プレーンの善し悪しを議論するためにはその評価指標が重要です.
デジタルLSIでは電源プレーンのインパルス応答が解れば電圧変動が計算で
きますので,インパルス応答の計測がベストです.しかし,一般的には電源
プレーンのインパルス応答を高精度に計測することは困難です.その理由は
計測器が50Ω系であるのに対し,電源のインピーダンスは0.1Ω以下である
ことに起因するダイナミックレンジ不足です.

インパルス応答を直接測定する代わりにネットワーク・アナライザーを利用
してSパラメータを測定し,周波数特性を評価指標とすることが適切です.
ネットワーク・アナライザーも通常50Ω系の計測端子を持つため,前述した
ダイナミックレンジの問題は残りますが,周波数スイープを遅くすることに
よりアベレージ効果が期待できます.また,ネットワーク・アナライザーに
よる測定は直流抵抗の四端子測定に相当するため,周辺インピーダンスによ
る影響を分離できます.これらの特徴により,タイムドメイン測定(インパ
ルス応答)に比較し,60dB以上広いダイナミックレンジを実現できます.な
お,Sパラメーターからインパルス応答を演算で求める事ができます.

ハイパフォーマンスデバイスでは数Aの電源電流変動は普通です.したがっ
て,特定周波数f1の電流変動成分I(f1)が1A(ピーク)と仮定することは適
切です.このデバイスのテスト時に許容される電源電圧変動を50mVとすると,
f1における電源プレーンのインピーダンスZ(f1)はZ(f1) < 50mV/ I(f1), す
なわち Z(f1) < 50mΩでなければなりません.実際には全電流変動成分によ
る電圧変動が50mV以下でなければなりませんから,さらに低いインピーダン
スが要求されます.

--50mΩ以下という低インピーダンスを実現するための注意事項

電源からDUTまでは以下のモデルで表すことができます.つまり,低域通過
フィルタ(LPF)と理解することができます.

電源→インダクタンスL→配線抵抗R↓------------------→DUT
                             バイパスコンデンサC
                             内部抵抗ESR
                             0V(GND)

ここで,電源は理想的な電圧源とすれば,インピーダンスはゼロですので,
DUT側から見たインピーダンスZoは以下の通りとなります.

Zo = (j*ω*L + R)*( 1/(j*ω*C)+ESR)/( (j*ω*L + R)
     +( 1/(j*ω*C)+ESR))

ここで,ω=2*π*周波数ですので,DC近辺ではZo = R,高い周波数ではZo 
= ESR,LとCによる共振周波数f0が存在しますが,通常はC >> Lのため,や
はり,Zo ≒ Rとなります.つまり,R,ESRともに50mΩ以下であれば,Zo 
< 50mΩが満足できます.

ところが,実際の電源プレーンのモデルは複雑であり,思いもよらない周波
数特性を持っている可能性があります.電源マージンの不足が疑われる時に
は,電源インピーダンスを測定することをお勧めします.このとき,大ざっ
ぱな良否判定としては,インピーダンスのピークZpが許容電圧ドロップ/変
動電流であることでしょう.

-反共振に注意

配線抵抗,パスコンのESRは小さい方が良いと書きましたが,過ぎたるは及
ばざるがごとし,という状況がDUT周辺でも起きます.電圧ドロップを低減
させたくて,必要以上のパスコンを不適切な配置で接続しますと,反共振と
いう現象が発生する場合があります.これは特定の周波数で電源インピーダ
ンスが急激に増加する現象です.配線インダクタンスとパスコンによる並列
共振が原因です.

反共振の対策は基本的に以下の二つです.

・共振周波数を高い方に押しやり,DUT動作に無関係な周波数にする.
これはLまたはCを小さくすることですが,パスコンの容量はDUTの動作によ
り決まり,通常小さくはできません.従って,配線インダクタンスLを小さ
くすることが対策になります.インダクタンスは配線のLog(長さ/幅)にほ
ぼ比例します(注2).できるだけ,配線長は短く,幅の広いパターンで接
続することが望ましいということになります.

・共振のQを下げ,インピーダンスのピークを下げる.
Qはω*L/(共振回路の抵抗成分Rr)で定義されます.つまり,Rrを大きくす
れば良いということになります.共振抵抗Rr=配線抵抗R+パスコンのESRで
す.ただし,大きな定常動作電流がRには流れるため,Rは大きくできません.
ESRを大きくすると,高い周波数での電源インピーダンスはESRに制限される
ことになりますが,共振点のインピーダンス上昇の悪影響が大きい場合はわ
ざと大きなESRを持つパスコンを使う場合もあります.最近の積層セラミッ
クコンデンサではこの目的のために,意図的にESRを大きくしたものも販売
されています.

パスコンの容量変動:

もう一つ注意すべき点として,パスコンの容量減少です.電解コンデンサの
容量が抜けていくことはよく知られていますが,実は積層セラミックコンデ
ンサにも容量変動があります.経時変化(数年)で10%程度は容量が減少し
ます.ぎりぎりのマージンで動作していた場合は,徐々に歩留まりが低下し
ていくということも起こりえます.

--電源ノイズ軽減

オシロスコープなど計測器による観測において,電源端子に現れるノイズの
軽減手順について説明します.

最初に,本当にノーマルモードノイズなのかを確認する必要があります.
DUTにとっては,コモンモードノイズは無視できます.しかし,外部計測器
を安易にDUTに接続するとコモンモードノイズがノーマルモードに変換され
て,ノイズとして観測されてしまうことがあります.

コモンモードノイズかノーマルモードノイズかの簡単な確認方法.

オシロスコープのプローブ先端で信号端子とGND端子を短絡させます.(GND
クリップで信号端子を挟む)当然のことながら,この状態でDUTに接続して
いなければ,ノイズは観測されません.ところが,信号端子を短絡させた状
態でDUTボードのGNDにプローブを接触させると,ノイズが現れる場合があり
ます.これはDUTと計測器に大きなコモンモードノイズが重畳している場合,
計測器側でコモンモードからノーマルモードへの変換が起こり,ノイズとし
て観測されるという現象です.

この対策として,差動プローブを利用する,プローブケーブルにフェライト・
リングを通す,計測器の電源系にノイズカットトランス挿入する,などがあ
ります,これらの対策はすべて,コモンモードのノイズループを切断するこ
とを目的としています.

一方,本当に電源にノーマルモードノイズが重畳していた場合は,ノイズ低
減策を考えなければなりません.基本的には低域通過フィルタ(LPF)を電
源ラインに挿入することになります.直流抵抗による電圧ドロップは避けた
いので,大きなインダクタンスを得るために比透磁率が大きいトロイダルコ
アのチョークコイルを利用しLCのLPFを構成します.このとき,注意すべき
点としてトロイダルコアの磁気飽和があります.チョークコイルの仕様書に
磁気飽和する電流が示されているので,必ず,その電流以下で動作する様に
しなければなりません.磁気飽和すると突然インダクタンスが減少しますの
で,大きなノイズが発生する可能性があります.

ただし,電流変動が大きいDUTの場合はLPFによる対策はお勧めできません,
電源の応答特性によってはオーバーシュートを起こす可能性があるからです.
ATEベンダーに他のノイズ低減策を相談していただくことをお勧めします.

注1:
FPGAがASICに先行して微細プロセスを採用するようになって久しい状況にあ
ります.そのため,微細化に伴う問題に早期に直面するのはFPGAユーザーと
いうことも珍しくなくなりました.電源電圧の低下に伴う問題に最初に直面
したのもFPGAユーザーでした.ハイパワーのFPGAにおいて負荷応答特性が遅
い電源の場合,動作電流が増加した瞬間に最低電源電圧を維持できず,誤動
作を引き起こす場合がありました.この問題は電源モジュールの高速化によ
り現在は解決されましたが,当時は多くのエンジニアが苦労されたものと思
います.

注2:
長さが幅に近い場合は異なる近似式を利用する必要があります.厳密には3
次元電磁界解析が必要になります.

(ATE業界某氏)


---【経済指標】-----------------------------------------------------
SEAJ BBレシオ 6月度:1.40
半導体製造装置協会から転載:http://www.seaj.or.jp/
月次経過:http://www.silicontest.jp/bbratio.htm


編集後記 -----------------------------------------------------------
H社創業100周年記念コンベンションに参加しました.充実した内容に,技術
の底力を感じました.まさに様変わりです.
(岩崎一彦)

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